高阻态

高阻态是一个数字电路里常见的术语,指的是电路的一种输出状态,既不是高电平也不是低电平,如果高阻态再输入下一级电路的话,对下级电路无任何影响,和没接一样,如果用万用表测的话有可能是高电平也有可能是低电平,随它后面接的东西定的。

高阻态基本信息

中文名称 高阻态 外文名称 High impedance state
定义 数字电路里常见的术语 实质 电路分析时高阻态可做开路理解
方法 高阻态常用字母 Z 表示

实例1

在总线连接的结构上。总线上挂有多个设备,设备与总线以高阻的形式连接。这样在设备不占用总线时自动释放总线,以方便其他设备获得总线的使用权。

实例2

大部分单片机I/O使用时都可以设置为高阻输入,如凌阳,AVR等等。高阻输入可以认为输入电阻是无穷大的,认为I/O对前级影响极小,而且不产生电流(不衰减),而且在一定程度上也增加了芯片的抗电压冲击能力。

高阻态造价信息

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实质

电路分析时高阻态可做开路理解。你可以把它看作输出(输入)电阻非常大。它的极限状态可以认为悬空(开路)。也就是说理论上高阻态不是悬空,它是对地或对电源电阻极大的状态。而实际应用上与引脚的悬空几乎是一样的。

意义

当门电路的输出上拉管导通而下拉管截止时,输出为高电平;反之就是低电平;如上拉管和下拉管都截止时,输出端就相当于浮空(没有电流流动),其电平随外部电平高低而定,即该门电路放弃对输出端电路的控制 。

表示方法

高阻态常用字母 Z 表示。

高阻态常见问题

  • 为什么一般做模态分析,只关注低阶模态,而忽略高阶模态呢

    一般载荷的频率是比较低的,所以只需要考虑与前几阶低阶模态是否会共振。准确的说是要分析与载荷频率接近的固有频率(模态)。在结构振动中,高阶模态能量占比太低,对整个结构振动影响不大。通常做模态分析做到前七...

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高阻态文献

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51单片机的时候对P0口必须加上上拉电阻,否则P0就是高阻态,对这个问题可能感到疑惑,为什么是高阻态?加上拉电阻?今天针对这一概念进行简单讲解。

在一个系统中或在一个整体中,我们往往定义了一些参考点,就像我们常常说的海平面,在单片中也是如此,我们无论说是高电平还是低电平都是相对来说的。明确了这一点对这一问题可能容易理解。

在51单片机,没有连接上拉电阻的P0口相比有上拉电阻的P1口在I/O口引脚和电源之间相连是通过一对推挽状态的FET来实现的,51具体结构如下图。

51结构图

组成推挽结构,从理论上讲是可以通过调配管子的参数轻松实现输出大电流,提高带载能力,两个管子根据通断状态有四种不同的组合,上下管导通相当于把电源短路了,这种情况下在实际电路中绝对不能出现,从逻辑电路上来讲,上管开-下管关开时IO与VCC直接相连,IO输出低电平0,这种结构下如果没有外接上拉电阻,输出0就是开漏状态(低阻态),因为I/O引脚是通过一个管子接地的,并不是使用导线直接连接,而一般的MOS在导通状态也会有mΩ极的导通电阻。

排阻

到这里就很清楚了,无论是低阻态还是高阻态都是相对来说的,把下管子置于截止状态就可以把GND和I/O口隔离达到开路的状态,这时候推挽一对管子是截止状态,忽略读取逻辑的话I/O口引脚相当于与单片机内部电路开路,考虑到实际MOS截止时会有少许漏电流,就称作“高阻态”。

由于管子PN节带来的结电容的影响,有的资料也会称作“浮空”,通过I/O口给电容充电需要一定的时间,那么IO引脚处的对地的真实电压和水面浮标随波飘动类似了,电压的大小不仅与外界输入有关还和时间有关,在高频情况下这种现象是不能忽略的。

总之一句话高阻态是一个相对概念。在使用的时候我们只要按照要求去做,让我们加上拉我们就加上,都是有一定道理的。

英文:Voltage switching type SPD

解释:在无电涌时呈高阻态,但对电涌响应时,其阻抗突变为低阻值的一种SPD。开关型SPD的常用器件有:火花间隙、气体放电管等。

单稳电路的应用是十分广泛的,一般用来产生一定时间宽度的(正或负)脉冲信号。

单稳(电路)触发器同“RS触发器”、“JK触发器”、“D触发器”等(后几种为双稳态的触发器)构成数字电路中基本的触发器类型,单稳电路也是数字电路中的基本电路。

注:在看数字电路的资料时,有时看到“三态”的字样,三态指的是除了前面说的逻辑状态0、逻辑状态1以外,还有称为“高阻态”的第三种的状态。“高阻态”指(信号)线呈高阻抗状态,就象信号线“断开”一样。“高阻态”应理解为“电路”的一种状态而不是“信号”的一种状态(数字信号只有0或1)。

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