PCI Express 2.0

PCI Express 2.0的基础技术沿袭了上一代1.0版本的技术，即都采用高速串行总线技术，依靠高频率来获得高性能，因此PCI Express也一度被人们称为"串行PCI"。由于串行传输抗干扰能力很强，容易达到较高的频率，再加上差分信号技术的辅助，PCI Express更容易达到较高的传输频率，其中PCI Express 1.0总线频率为2.5GHz，2.0版进一步提升到了5GHz。PCI Express采用全双工运作模式，基本的PCI Express拥有4根传输线路，其中2线用于数据发送，2线用于数据接收，发送数据和接收数据可以同步进行，相比之下，并行体系的PCI总线在一个时钟周期内只能做单向数据传输，效率只有PCI Express的1/2，加之PCI Express采用8b/10b编码的内嵌时钟技术，时钟信息被直接写入数据流中，这比PCI总线更能有效地节省传输通道，提高传输效率。另外，PCI Express没有沿用传统地共享式结构，它采用点对点工作模式(Peer to Peer，也被简称为P2P)，每个PCI设备都有自己的专用传输线路，这样就无需向整条总线申请带宽，可避免多个设备争抢带宽的问题，而在共享结构的PCI系统中却经常会发生多个设备争抢带宽的情况。

由于传输频率提高了一倍，PCI Express 2.0也就拥有了翻倍的效能，如一条X16图形插槽可提供高达16GB/s的传输性能，可以很好地满足高阶图形卡、协处理器加速卡等数据密集设备地需要。而除速度方面的提升以外，PCI Express 2.0也带来了一些新的技术特性，例如PCI Express 2.0新增动态连接功能，系统可以根据需要动态、连续地调整总线的速度，达到降低功耗的目的，这一功能对于节电至上的移动设备来说尤其有用。而如果传输负载增加，软件可以及时调整PCI Express 2.0的配置，使其工作在较高的频率上，以保证系统性能不会遭受影响。其次，PCI Express 2.0规范具有访问控制功能，在点对点的数据传输中，软件可以对互连的包路由进行控制，防止黑客通过欺骗或数据重新路由的手段来窃取数据。

PCI Express 2.0保持对现行1.0/1.1规范的兼容，旧的PCI Express扩展卡依然可以在PCI Express 2.0规范的系统中正常运行。同样，PCI Express 2.0扩展设备也可以工作在1.0的体统中，只不过此时设备必须工作在1.0兼容模式下。

PCI Express 3.0标准的基本规范已经完成，PCI Special Interest Group宣布了最终版PCIe 3.0规范文本，新的规范依然向后兼容PCIe 2.0规格。新规范可以在所有计算机和外围中应用，例如服务器，工作站，游戏台式机和笔记本电脑。现在的PCI-E 2.0只能提供5GT/s的最大数据率，而PCI-E 3.0的数据传输率达到8GT/s，大大提高了总线带宽，Intel的Sandy Bridge处理器家族的服务器版本也将原生支持PCI-E 3.0。

PCI Express 2.0是PCI Express总线家族中的第二代版本。其中第一代的PCI Express 1.0标志于2002年正式发布，它采用高速串行工作原理，接口传输速率达到2.5GHz，而PCI Express 2.0则在1.0版本基础上更进了一步，将接口速率提升到了5GHz，传输性能也翻了一番。目前新一代芯片组产品均可支持PCI Express 2.0总线技术，X1模式的扩展口带宽总和可达到1GB/s，X16图形接口更可以达到16GB/s的惊人带宽值。

PCI Express 2.0已经正式开始进入实用阶段，AMD的Radeon HD 3800系列和NVIDIA的GeForce 9系列显示卡都采用PCI Express 2.0接口技术，新一代芯片组也都全部支持PCI Express 2.0，在未来一年内即可完成更新换代。PCI Express 2.0的引入将给计算机的图形性能带来积极的影响。首先，多GPU平台将从高带宽中受益，现行芯片组还无法提供足够多的PCI Express通道，在多GPU平台中，显示卡不得不工作在X8甚至X4模式下，总线带宽称为瓶颈，迁移到2.0之后，X8模式可以提供8GB/s带宽，X4模式也能够提供4GB/s，可以很好地解决多GPU平台总线带宽不够充分的问题。其次，整合图形也将从PCI Express 2.0中受益，PCI Express 2.0可以提供足够快的通道，集成图形处理器可以获得更充裕的内存资源，这对于提升图形效能非常有帮助。而在服务器领域，串行SAS磁盘接口的速率将提升到6Gbps，万兆以太网、光线信道等高速传输链路对于总线的要求都非常高，PCI Express 2.0的及时出台显然是非常必要的。

在完成PCI Express 2.0标准制定之后，负责PCI Express总线标准的PCI-SIG组织现在开始进行新的工作，目前它们正在制定线缆版的PCI Express标准，这种快速的PCI Express线缆可以用于连接不同机架中的服务器，将多部服务器连成一个有机整体。另外，PCI-SIG在I/O虚拟化方面的工作也在持续进行，这项技术将有效地提升虚拟机对硬件资源地管理。除了这两者之外，着眼于未来的PCI Express 3.0规范也提上了日程，目前我们已知PCI Express 3.0将工作在8GHz频率上，取消了传统的8b/10b编码，它将引入包括信号强化(enhanced signaling)、数据完整性(data integrity)、传输接收均衡、PLL改善、时脉数据恢复和通用扩展等多项技术，最终规格预计将于2009年公布，2010年左右进入实用化阶段。

PCI Express 2.0是PCI Express总线家族中的第二代版本。其中第一代的PCI Express 1.0标志于2002年正式发布，它采用高速串行工作原理，接口传输速率达到2.5GHz，而PCI Express 2.0则在1.0版本基础上更进了一步，将接口速率提升到了5GHz，传输性能也翻了一番。目前新一代芯片组产品均可支持PCI Express 2.0总线技术，X1模式的扩展口带宽总和可达到1GB/s，X16图形接口更可以达到16GB/s的惊人带宽值。

PCIe的连接是建立在一个双向的序列的（1-bit）点对点连接基础之上，这称之为“传输通道”。与PCI 连接形成鲜明对比的是PCI是基于总线控制，所有设备共同分享的单向32位并行总线。PCIe是一个多层协议，由一个对话层，一个数据交换层和一个物理层构成。物理层又可进一步分为逻辑子层和电气子层。逻辑子层又可分为物理代码子层（PCS）和介质接入控制子层（MAC）。

各式不同的PCI Express插槽（由上而下：x4,x16,x1，与 x16），相较于传统的32-bit PCI插槽（最下方），取自于DFI的LanParty nF4 Ultra-D机板

于使用电力方面，每组流水线使用两个单向的低电压差分信号（LVDS）合计达到2.5兆波特。传送及接收不同数据会使用不同的传输通道，每一通道可运作四项资料。两个PCIe设备之间的连接成为“链接”，这形成了1组或更多的传输通道。各个设备最少支持1传输通道（x1）的链接。也可以有2，4，8，16，32个通道的链接。这可以更好的提供双向兼容性。（x2模式将用于内部接口而非插槽模式）PCIe卡能使用在至少与之传输通道相当的插槽上（例如x1接口的卡也能工作在x4或x16的插槽上）。一个支持较多传输通道的插槽可以建立较少的传输通道（例如8个通道的插槽能支持1个通道）。PCIe设备之间的链接将使用两设备中较少通道数的作为标准。一个支持较多通道的设备不能在支持较少通道的插槽上正常工作，例如x4接口的卡不能在x1的插槽上正常工作（插不入），但它能在x4的插槽上只建立1个传输通道（x1）。PCIe卡能在同一数据传输通道内传输包括中断在内的全部控制信息。这也方便了与PCI的兼容。多传输通道上的数据传输采取交叉存取，这意味着连续字节交叉存取在不同的通道上。这一特性被称之为“数据条纹”，需要非常复杂的硬件支持连续数据的同步存取，也对链接的数据吞吐量要求极高。由于数据填充的需求，数据交叉存取不需要缩小数据包。与其它高速数传输协议一样，时钟信息必须嵌入信号中。在物理层上，PCIe采用常见的8B/10B代码方式来确保连续的1和0字符串长度符合标准，这样保证接收端不会误读。编码方案用10位编码比特代替8个未编码比特来传输数据，占用20%的总带宽。有些协议（如SONET）使用另外的编码结构如“不规则”在数据流中嵌入时钟信息。PCIe的特性也定义了一种“不规则化”的运算方法，但这种方法与SONET完全不同，它的方法主要用来避免数据传输过程中的数据重复而出现数据散射。第一代PCIe采用2.5兆位单信号传输率，PCI-SIG计划在未来版本中增强到5~10兆位。

数据链接层采用按序的交换层信息包（Transaction Layer Packets,TLPs），是由交换层生成，按32位循环冗余校验码（CRC，本文中用LCRC）进行数据保护，采用著名的协议（Ack and Nak signaling）的信息包。TLPs能通过LCRC校验和连续性校验的称为Ack（命令正确应答）；没有通过校验的称为Nak（没有应答）。没有应答的TLPs或者等待超时的TLPs会被重新传输。这些内容存储在数据链接层的缓存内。这样可以确保TLPs的传输不受电子噪音干扰。

Ack和Nak信号由低层的信息包传送，这些包被称为数据链接层信息包（Data Link Layer Packet,DLLP）。DLLP也用来传送两个互连设备的交换层之间的流控制信息和实现电源管理功能。

PCI Express采用分离交换（数据提交和应答在时间上分离），可保证传输通道在目标端设备等待发送回应信息传送其它数据信息。它采用了可信性流控制。这一模式下，一个设备广播它可接收缓存的初始可信信号量。链接另一方的设备会在发送数据时统计每一发送的TLP所占用的可信信号量，直至达到接收端初始可信信号最高值。接收端在处理完毕缓存中的TLP后，它会回送发送端一个比初始值更大的可信信号量。可信信号统计是定制的标准计数器，这一算法的优势，相对于其他算法，如握手传输协议等，在于可信信号的回传反应时间不会影响系统性能，因为如果双方设备的缓存足够大的话，是不会出现达到可信信号最高值的情况，这样发送数据不会停顿。第一代PCIe标称可支持每传输通道单向每秒250兆字节的数据传输率。这一数字是根据物理信号率2500兆波特除以编码率（10位/每字节）计算而得。这意味着一个16通道（x16）的PCIe卡理论上可以达到单向250*16=4000兆字节/秒（3.7G字节/每秒）。实际的传输率要根据数据有效载荷率，即依赖于数据的本身特性，这是由更高层（软件）应用程序和中间协议层决定。PCI Express与其它高速序列连接系统相似，它依赖于传输的鲁棒性（CRC校验和Ack算法）。长时间连续的单向数据传输（如高速存储设备）会造成>95%的PCIe通道数据占用率。这样的传输受益于增加的传输通道，但大多数应用程序如USB或以太网络控制器会把传输内容拆成小的数据包，同时还会强制加上确认信号。这类数据传输由于增加了数据包的解析和强制中断，降低了传输通道的效率。这种效率的降低并非只出现在PCIe上。

早在2007年上半年PCI-E 2.0版规范刚刚公布的时候，PCI Express技术标准组织PCI-SIG就准备用两年多的时间将其快速进化到第三代，但是谁也没想到PCI-E 3.0的酝酿过程会如此一波三折，直到今天才终于修成正果。

PCI-SIG主席兼总裁几乎泪流满面：“PCI-SIG始终致力于I/O创新，我们也很骄傲地向我们的成员发布PCI-E 3.0规范。PCI-E 3.0架构从细节上对前两代PCI-E规范进行了极大地改进，为我们的成员在各自领域继续创新提供了所必需的性能和功能。”

在对可制造性、成本、功耗、复杂性、兼容性等诸多方面进行综合、平衡之后，PCI-E 3.0规范将数据传输率提升到8GHz|8GT/s（最初也预想过10GHz），并保持了对PCI-E 2.x/1.x的向下兼容，继续支持2.5GHz、5GHz信号机制。基于此，PCI-E 3.0架构单信道（x1）单向带宽即可接近1GB/s，十六信道（x16）双向带宽更是可达32GB/s。

PCI-E 3.0同时还特别增加了128b/130b解码机制，可以确保几乎100%的传输效率，相比此前版本的8b/10b机制提升了25%，从而促成了传输带宽的翻番，延续了PCI-E规范的一贯传统。

新规范在信号和软件层的其他增强之处还有数据复用指示、原子操作、动态电源调整机制、延迟容许报告、宽松传输排序、基地址寄存器（BAR）大小调整、I/O页面错误等等，从而全方位提升平台效率、软件模型弹性、架构伸缩性。

PCI-E 3.0规范完整文档现已向PCI-SIG组织成员公布其中详细描述了PCI-E架构、互联属性、结构管理、编程接口等等，但没有公开发表。另外，intel X79高端芯片组经已完整支持pci-e3.0规格，AMD最新架构旗舰显卡AMD Radeon 7970，以及其他采用pci-e 3.0规格的显卡将于2012年陆续发布。

AMD和HP将改进PCI Express 3.0规范

AMD和惠普公司的专家日前为PCI Express 3.0开发了两个新的扩展功能规范，藉由这两项新规范，除了可以降低相关微电路成本外还可以增加对多协议的支持，并且可以降低设备对中央处理器的访问频率。

相关开发人员希望他们的提案能够被明年才发布的PCI-E 3.0规范所采纳。上述两个扩展功能并不互相依赖，它们主要应用于内置系统或高速系统的图形应用。第一个扩展功能被称为多路复用协议，它利用板卡上的一系列模块，实现PCI-E和其他7种不同的协议之间的动态切换。利用该功能，我们可以构建这样一个解决方案：通过PCI-E接口，处理器和显卡通过QPI（Quick Path Interconnect）或者HT（Hyper Transport）连接。

第二个扩展功能被称为轻信息，它允许协处理器及外围设备在存储系统的支持下，通过PCI-E接口互相通信，而不必再经过中央处理器。例如，以太网交换机可以不通过中央处理器而独立的编码和解码数据。

另外，这两项扩展功能适用于工作频率为2.5GHz、5GHz和8GHz版本的PCI-E规范。

PCI-E 3.0规范向下兼容PCI-E 2.0和PCI-E 1.0，最高传输速度可达32GB/s，有望在2010年出现相关产品。

PCI Express 2.0和PCI Express16的区别

PCI-E 2.0相对于目前的1.0来说，的确是名副其实的双倍规格：

带宽翻倍：将单通道PCI-E X1的带宽提高到了500MB/s，也就是双向1GB/s；

通道翻倍：显卡接口标准升级到PCI-E X32，带宽可达32GB/s；

插槽翻倍：芯片组/主板默认应该拥有两条PCI-E X32插槽；

功率翻倍：目前PCI-E插槽所能提供的电力最高为75W，2.0版本可能会提高至200W以上，目前还不确定。

PCI-Express是当前主流的总线和接口标准，它原来的名称为“3GIO”，是由Intel提出的，很明显Intel的意思是它代表着下一代I/O 接口标准。交由PCI-SIG（PCI特殊兴趣组织）认证发布后才改名为“PCI-Express”。这个新标准将全面取代现行的PCI和AGP，最终实现总线标准的统一。1990年引进PCI总线接口时，由于其具有处理器独立性、缓冲隔绝以及总线控制和随插即用等机制及特性，不久之后便一举统一了包含ISA、VESA、VL BUS、EISA以及MCA等总线规格，成为个人计算机中的总线插槽主流。

不过其运作频率的进步不若中央处理器那般突飞猛进，因此在面对新一代的扩充卡及周边时，已经有力不从心的感觉，而共享式的设计，单一高速周边（如Gb以太网络或IEEE 1394b）可能就会将PCI的所有频宽吃光。虽然针对特定用途也有高频率或具备独立频宽的版本（如PCI-X和AGP）出现，但是成本的高昂以及使用上的限制，这些特殊规格PCI并没有成为通用标准。

于2007年1月通过的PCI Express 2.0标准，除了在维持与目前PCI Express 1.1版兼容性的前提下，对单一通道宽度倍增以外（由原先2.5Gbps提升至5Gbps），并且在原有的特性之下加入了几项先进的功能，以期更为符合未来的需求。

I/O Vitualization－可应用于包括设备共享、地址转换服务（ATS）以及单/多处理器系统的单独规格。可提供给多部虚拟机器共享多种包含网卡等I/O设备，有助于系统管理者在开发以及管理上的方便性。

更强的安全保护机制－可允许软件来看至互连的封包路由，以防止被不良意图人士进行欺骗以及窃取封包数据，或者是对于数据进行假路由，在未来PCI Express 2.0规范中，这个特性将会被包含在芯片组、交换芯片以及多功能组件之中。

可自动调整的连结速度－当连结频宽或速率下降时，控制软件将会自动侦测并且对硬件进行通报，而自动对连结速度进行调整，动态配置PCI Express总线的信道。

更高的供电规格－未来高阶显示卡将会更为耗电，比如说NⅥDIA即将在11月发表的G80（代号）绘图卡，其耗电量可能高达300W左右，目前1.1版的PCI Express规范只能提供70W左右，完全不敷目前及未来高阶显示卡之用，因此在2.0版规范中，将供电能力大幅提升至300W左右。

PCI Express缆线连接规范－这是属于新的应用，就如同目前SATA连接规范中有一个eSATA的外部联机标准，缆线化的PCI Express可提供更为灵活的使用性，比如说计算机的网络、储存或显示组件就不必连接至计算机主机板上，只要透过缆线连结，显示周边与储存周边都可以拥有独立的电源以及配置空间。甚至也可以进行服务器之间的互连，达到丛集的目的。

除了以上所提到的以外，更为高速的PCI Express也可以提供整合型图形芯片对主存储器更高的读取速度，不过依照以往的经验，在这方面的改进对于整合型图形芯片的效能增长可能并不会很大，影响效能的主要因素还是在于绘图芯片本身的设计。

不过高速序列架构不仅只于PCI Express一家而已，类似架构的标准还有HyperTransport、Infiniband、RapidIO以及StarFabric等，这些竞争对手也都有各自庞大势力在支撑。除了背后势力以外，在技术上也不见得会输给PCI Express，比如说Infiniband、StarFabric可藉软件追踪拓朴结构变化，以实现热插拔功能，而HyperTransport及RapidIO则是可藉由减少封包大小来加快反应速度，相较起来，PCI Express则是显得较为中庸，延伸应用较少。

截至2006年底，PCI Express已经成为个人计算机主机板的标准，由于其完全透明的软件层设计让软硬件开发者可以在利用最少资源的情况下得到最好的效能表现，不仅成为高阶3D加速卡的指定连接方式，对消费者来说，也成为了效能表现的代名词。至于PCI Express在笔记型计算机上的延伸标准ExpressCard，虽然面世已有一段时间，但是在支持周边仍不够丰富的情况之下，目前仅少数笔记型计算机厂商具有较全面的支持。

1990年引进PCI总线接口时，由于其具有处理器独立性、缓冲隔绝以及总线控制和随插即用等机制及特性，不久之后便一举统一了包含ISA、VESA、VL BUS、EISA以及MCA等总线规格，成为个人计算机中的总线插槽主流。

不过其运作频率的进步不若中央处理器那般突飞猛进，因此在面对新一代的扩充卡及周边时，已经有力不从心的感觉，而共享式的设计，单一高速周边（如Gb以太网络或IEEE 1394b）可能就会将PCI的所有频宽吃光。虽然针对特定用途也有高频率或具备独立频宽的版本（如PCI-X和AGP）出现，但是成本的高昂以及使用上的限制，这些特殊规格PCI并没有成为通用标准。

为了因应下一代周边的I/O频宽需求，以及对于整体架构上的统一化设计，Intel结合各大IT厂商，制订出PCI-Express规格。PCI-Express架构中，包含了五个堆栈层，其中与过去PCI架构在软件层（加载储存架构以及平面地址空间）方面的兼容性，确保了现存应用程序与驱动程序不需要做出任何变革即可正常运作。而由于PCI-Express在设定组态上，也同样使用了过去应用在PCI上的随插即用标准机制。软件层以封包为基础的设计，并且藉由分割执行的通讯协议，产生可由执行曾传送至I/O装置的读取以及写入需求。而连结层则是为这些封包加入编号以及错误修正码，以求达到可靠的数据传输结果。至于在传输实体层方面，则是实作了包含一传输对以及一接收对的双重单通道，每个方向皆具备有2.5Gbps的初始速度，而且可以藉由增加讯号对，以行成多路径来线性扩展。以一个信道2.5Gbps的速度为传输基础，在实体曾提供了x1、x2、x4、x8、x16以及x32等代表信道数量以及路径宽度来表示其实际传输速度。

在开发第一块基于PCI Express的SoC过程中，ClearSpeed公司为了在有限的时间和预算条件下确保PCI Express协议一致性而面临重重困难。PCI Express是一种复杂的协议，具有特别大的覆盖范围。从管理的角度看，保证协议一致性没有其它更好的方法，只有采用标准驱动的验证过程。遗憾的是，即使做了上千次覆盖相关场景的测试，仍留有相当大的覆盖漏洞，从而使得这个方法没有可预测性，成本也很高。而另外一种普通的随机测试方法也没有足够的可预测性。

ClearSpeed公司开始意识到，理想的方法可以产生显著的好处：它能最小化技术开发工作量，同时最大化测试应用控制。ClearSpeed公司率先采用Cadence公司提供的商用化PCIe验证IP。这种验证IP被称为UVC，包含了一致性管理系统（CMS），该系统将覆盖空间划分和映射到了PCIe规范。CMS还提供受限随机测试（称为测试序列）形式的一致性测试套件，用于自动取得针对每个PCIe规范部分的高功能性覆盖。

ClearSpeed公司还在UVC基础上创建了自己的受限随机测试套件。相关覆盖在每次测试组运行之后都会进行分析，从而能清楚地理解覆盖漏洞出现在什么地方，并指导新的测试应在什么地方进行以到达未被覆盖的场景。这种方法还向ClearSpeed提供了无价的项目管理工具，因为它能帮助理解和报告验证状态。ClearSpeed公司目前能够在每个主要的规范领域正常地跟踪覆盖、缺陷统计和测试故障。