时钟控制器的设计实验 00111116 江新远 一．实验内容及要求 1.实验目的 熟悉并掌握同步时序电路设计的时钟控制器的方法。 2.设计任务 设计一个能放过一串数目可预订的完整无缺的时钟控制器， 放过 的脉冲数目 N=1~15可调，要求： （1）用常规器件实现，所给器件为“ 3”中所述。 （2）用可编程器件 FPGA实现，用原理图或 VHDL 语言实现电 路功能。 3.参考器件 FPGA 芯片 ,下载器 1 只,七段字型译码器（ 74LS48）1只，led灯 若干。 4.实验要求 设计电路，然后在仿真软件上进行虚拟实验，正确后，在实验板 上搭建实验电路， 现在数码管上观察显示数字是否正确， 然后搭建动 态观察时的电路，在示波器上观察并记录输入、输出波形，最后一步 是撰写实验报告及整理文档，对实验进行总结。 二．设计过程： 1.实验原理图如图所示 图中，时钟 φ为 1kHz/1Hz脉冲源，
鉴于各地学校、工矿企业等对实时领域的设计需要,笔者对单片机(Single chip Computer)在实时控制领域应用做了些研究,设计了“十六路多点可编程时钟控制器”。该控制器能自动判别大小日、润年等,可通过键盘及显示输出方式进行调时、定时等操作,具有可靠性强、精确度高、功能强成本低、使用方便等特点,可广泛应用于各种实时钟控领域,时钟控制端口达16
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