数字电子钟的设计与制作 一、 设计概述 1. 设计任务 时钟脉冲电路设计 60进制计数器设计 24进制计数器设计 “秒”，“分”，“小时”脉冲逻辑电路设计 “秒”，“分”，“小时”显示电路设计 “分”，“小时”校时电路 整点报时电路 2. 功能特性 设计的数字钟能直接显示“时” ，“分”，“秒”，并以 24小时为一计时周期。 当电路发生走时误差时，要求电路具有校时功能。 要求电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点。 3. 原理框图 图 1 原理框图 二、 设计原理 数字钟是一个将“ 时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时 周期为 24小时，显示满刻度为 23时 59分 59秒，另外应有校时功能和报时功能。 因此， 一个基本的数字钟电路主要由译码显示器、 “时”，“分”，“秒”计数器、校时电路、报 时电路和振荡器组成。干电路系统由秒信号发生器、 “时
时序逻辑电路(Sequential Logic Circuit)输出不仅取决于当前输入信号,而且取决于电路之前所处的状态。基本的时序电路单元有触发器(D、JK、T等触发器)、锁存器、计数器等。VHDL中,时序电路通过process(clk)和if clk’eventand clk=‘1’then边沿检测语句实现触发器风格的电路;具有非完分支的if、case语句形成锁存器电路。
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